Модель сумматора с параллельным выполнением микроопераций

  • О. Н. Паулин Одесский национальный политехнический университет, Украина
  • Ф. С. Шапо Одесский национальный политехнический университет, Украина
  • Н. И. Синегуб Одесский национальный политехнический университет, Украина
Ключові слова: суммирующие устройства чисел с плавающей запятой, временные диаграммы, моделирование, среда Active-HDL, язык Verilog

Анотація

Анализируются процессы функционирования суммирующих устройств различных типов с помощью их моделирования на языке Verilog в среде Active-HDL. Получены временные диаграммы, подтверждающие повышение быстродействия суммирующих устройств с параллельным выполнением микроопераций по сравнению с устройствами с последовательным их выполнением.

Опубліковано
2005-04-29
Як цитувати
Паулин, О. Н., Шапо, Ф. С., & Синегуб, Н. И. (2005). Модель сумматора с параллельным выполнением микроопераций. Технологія та конструювання в електронній апаратурі, (2), 17-20. вилучено із https://www.tkea.com.ua/index.php/journal/article/view/TKEA2005.2.17
Номер
№ 2 (2005): Технология и конструирование в электронной аппаратуре
Розділ
Articles

Авторське право (c) 2005 Паулин О. Н., Шапо Ф. С., Синегуб Н. И.

Creative Commons License

Ця робота ліцензується відповідно до Creative Commons Attribution 4.0 International License.